IBM hat einen neuen Prototyp-Chip mit rund 100 Milliarden Transistoren auf einer Fläche von der Größe eines Fingernagels entwickelt. Das entspricht einer ungefähr doppelt so hohen Transistordichte im Vergleich zur bisherigen Spitzentechnologie des Unternehmens, die 2021 vorgestellt worden war. Das neuartige Design könnte den Weg für schnellere und energieeffizientere Computer in den kommenden Jahren ebnen. Seit mehr als einem halben Jahrhundert gelingt es Chipherstellern, immer leistungsfähigere Computer zu bauen, indem sie dem Grundprinzip des Mooreschen Gesetzes folgen: immer mehr Transistoren auf einem Chip. Dazu haben sie Transistoren – die winzigen Schalter, die das Innere der Recheneinheiten bilden – schrittweise auf immer geringere Größen verkleinert. Doch in den vergangenen 15 Jahren haben sich Transistoren einem Punkt genähert, an dem die Quantenmechanik beginnt, ihre Funktion zu beeinträchtigen. Kleiner können sie scheinbar nicht mehr werden.

Um weiterhin mehr Transistoren auf einem Chip unterzubringen, erwägen Ingenieur:innen branchenweit eine Umstellung auf einen Ansatz, der Stadtplanern vertraut ist: Sie wollen in die Höhe bauen. Kürzlich gab IBM nun bekannt, einen Chip entwickelt zu haben, der diese Strategie exzessiv nutzt. Die neue Architektur, genannt „Nanostack“, stapelt Transistoren vertikal in zwei Schichten auf einem Siliziumchip. „Das ist nicht nur ein simpler Schritt“, so Jay Gambetta, Direktor von IBM Research, während einer Pressekonferenz am Dienstag. „Es ist ein bedeutender Sprung nach vorn.“ Gambetta geht davon aus, dass Chips mit Nanostacking innerhalb eines Jahrzehnts in unseren Rechenzentren weitverbreitet sein werden, wo ihre verbesserte Effizienz dazu beitragen könnte, den Energieverbrauch der Anlagen besser zu steuern.

Schicht für Schicht: Wie der neue IBM-Chip aufgebaut ist

„Das ist absolut bahnbrechend“, sagt auch Dan Hutcheson, stellvertretender Vorsitzender von TechInsights, einem Analyseunternehmen. „Damit verschiebt sich die Roadmap um 10 bis 15 Jahre weiter nach hinten.“ Im Vergleich zu IBMs bisheriger hochmoderner Architektur können Chips, die mit diesem neuen Ansatz hergestellt werden, nach Angaben des Unternehmens in derselben Zeit bis zu 50 Prozent mehr Arbeit verrichten und bis zu 70 Prozent energieeffizienter sein. Die Architektur bietet einen neuen Grundansatz für die Anordnung von Transistoren, sie bleibt aber nicht bei IBM allein. Der Konzern wird bei der Herstellung der eigentlichen Chips mit Halbleiterherstellern zusammenarbeiten. Das Unternehmen geht davon aus, dass Designer:innen das Verfahren in vielen verschiedenen Chip-Typen einsetzen werden, darunter nicht nur Hauptproezssoren (CPUs), sondern auch Grafikchips (GPUs), die im KI-Bereich wichtig sind. „Ich erwarte viele Gespräche mit Designer:innen darüber, wie sie diese Technologie nutzen können“, so Huiming Bu, IBM-Vizepräsident für globale Halbleiterforschung und Chipentwicklung, auf der Pressekonferenz zur Vorstellung des neuen Designs.

Die IBM-Ingenieur:innen haben den neuen Chip Schicht für Schicht aufgebaut – wie einen Kuchen. Zunächst fertigen sie Transistoren auf einer Siliziumschicht. Dann legen sie eine Siliziumschicht auf diese Bauelemente und fertigen direkt darauf eine weitere Schicht aus Transistoren. Schließlich stellen sie die elektrischen Verbindungen zwischen den beiden Transistorschichten her. Diese Art der vertikalen Stapelung, bei der zwei Transistortypen kombiniert werden, wird als komplementärer Feldeffekttransistor (kurz CFET) bezeichnet, erklärt Qing Cao, Professor für Materialwissenschaft und Werkstofftechnik an der University of Illinois at Urbana-Champaign, der die IBM-Arbeit kennt.

Nanostack-Ansatz mit drei Nanoschichten

IBM ist nicht der einzige Technologiekonzern, der diesen allgemeinen Ansatz verfolgt. Die größten Chiphersteller – Intel, Samsung und TSMC – sowie das Forschungslabor Imec in Belgien beschäftigen sich ebenfalls mit CFETs. IBM zufolge zeichnet sich sein besonderes Design aber dadurch aus, dass die Transistoren der zweiten Schicht nicht direkt auf den Transistoren der ersten Schicht aufliegen, sondern versetzt angeordnet sind, was nach Angaben des Unternehmens unter anderem die Verdrahtung vereinfacht. CFETs wie die in der Nanostack-Architektur von IBM stehen im Gegensatz zu einem anderen gängigen Ansatz zur Herstellung zweistufiger Chips, wie beispielsweise dem 3D-V-Cache-Verfahren von AMD und der kommenden LogicFolding-Technologie von Huawei, so Professor Cao. Bei diesen Ansätzen fertigen Ingenieur:innen die Transistoren auf jeder Schicht des Chips unabhängig voneinander an, bevor sie die beiden miteinander verbinden. Die neue Methode von IBM ermöglicht eine präzisere Ausrichtung der Schichten, was für die Gesamtleistung wichtig ist, da die Transistoren so winzig sind, so Cao.

Das Nanostacking baut auf einem Ansatz namens Nanosheeting auf, der seit etwa 2022 zur Herstellung der derzeit modernsten Transistoren verwendet wird. Ein Transistor ist im Wesentlichen ein Schlauch, durch den Elektronen fließen – mit einem Ventil, das den Fluss ein- oder ausschalten kann. Im Inneren des Transistors bewegen sich die Elektronen durch einen Bereich des Siliziums, der als Channel (Kanal) bezeichnet wird. Bei IBMs Nanostack-Ansatz besteht der Kanal aus drei Nanoschichten, die jeweils 15 Atome dick sind und einen Abstand von neun Nanometern zueinander haben. Jede Chip-Generation erhält einen Namen. IBM bezeichnet seine Nanostack-Technologie als „Sub-Nanometer“ oder „0,7 Nanometer“ und folgt damit einer langjährigen Branchenkonvention, wonach jede Generation nach einer immer kleineren Größe benannt wird. Doch „0,7 Nanometer“ ist ein Marketingbegriff und entspricht keinen physikalischen Eigenschaften des Chips. Der Abstand zwischen den Transistoren „liegt schon seit geraumer Zeit bei etwa 40 Nanometern“, sagt Cao.

Herausforderungen bei der Serienfertigung

Mit Blick auf die Zukunft könnten Chiphersteller versuchen, die Transistordichte durch den Aufbau weiterer Schichten zu erhöhen, wie Vizepräsident Bu auf der Pressekonferenz nahelegte. Laut Professor Cao werden sie dabei jedoch mit praktischen Herausforderungen konfrontiert sein. Bei der Fertigung treten Fehler auf, was bedeutet, dass eine bestimmte Anzahl von Chips bereits nach der Herstellung nur teilweise nutzbar ist. „Hier baut man eine weitere Schicht obenauf; wenn also entweder die oberste oder die unterste Schicht ausfällt, fällt der gesamte Chip aus“, sagt Cao. Die daraus resultierende Ausfallrate wird höher sein als bei einlagigen Chips, und das wird kostspielig.

Eine weitere zentrale Herausforderung ist das, was Cao als „thermisches Budget“ bezeichnet. Im Wesentlichen bedeutet es, dass Ingenieure herausfinden müssen, wie jede Schicht aufgebaut werden kann, ohne dass die Verbindungen zur darunterliegenden Schicht im Betrieb schmelzen. Das bedeutet, dass die Fertigungsprozesse unter 400 °C gehalten werden müssen. IBM will herausgefunden haben, wie man den zweiten Stapel bei ausreichend niedriger Temperatur herstellen kann, auch wenn das Unternehmen sich über seine Methoden bedeckt hält.

Killeranwendung gesucht

Auch Wissenschaftler:innen beschäftigen sich mit dem Thema. Caos Gruppe hat beispielsweise ein Verfahren zum schichtweisen Stapeln von Transistoren entwickelt, bei dem die zweite Schicht mit Prozessen unter 200 Grad Celsius hergestellt wird. Dies gelingt ihnen durch den Einsatz eines sogenannten Junctionless Transistor, der ohne den üblicherweise erforderlichen Schritt der Dotierung hergestellt werden kann – ein Verfahren, bei dem Nicht-Silizium-Atome in Silizium eingebracht werden, um die Eigenschaften des Materials anzupassen. Die Dotierung ist normalerweise der heißeste Schritt bei der Herstellung von Transistoren. Cao ist der Ansicht, dass sich sein eigener Ansatz aus Sicht des Wärmemanagements leichter auf mehrere Ebenen skalieren ließe, auch wenn seine bisherigen Demonstration lediglich Konzeptbeweise darstellen.

Cao hält die Arbeit von IBM dennoch für „bahnbrechend“, da sie zeige, wie Transistoren „auf einem kompletten Wafer unter Verwendung einer hochmodernen Fertigungslinie“ gestapelt werden können. Der neue Ansatz treibe die Branche voran, sagt er: „Ich bin gespannt, was hier die Killeranwendung sein wird.“

Einblick in die Lithografiemaschinen von ASML

Dieser Artikel wurde ursprünglich am 02.07.2026 veröffentlicht, interessiert jedoch immer noch viele unserer Leser:innen. Deshalb haben wir ihn hier nochmals zur Verfügung gestellt.

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